在通信业务中其瓶颈一般都在存储器上

2019-09-16 23:59字体:
  

  完成一个项目设计,需要考虑的因素很多。对于硬件工程师来说,一不留神就会犯错,以下总结了一些在系统成本、低功耗设计、信号完整性、可靠性设计上容易陷入的误区,供大家参考。

  市场上不存在5kΩ的阻值,最接近的是4.99kΩ(精度1%),其次是5.1kΩ(精度5%),其成本分别比精度为20%的4.7kΩ高4倍和2倍。

  20%精度的电阻阻值只有1、1.5、2.2、3.3、4.7、6.8几个类别(含10的整数倍)。类似地,20%精度的电容也只有以上几种值,如果选了其它的值就必须使用更高的精度成本就翻了几倍,却不能带来任何好处。

  这点逻辑用74XX的门电路搭也行,但太土,还是用CPLD吧,显得高档多了

  74XX的门电路只几毛钱,而CPLD至少也得几十块,(GAL/PAL虽然只几块钱,但公司不推荐使用)。成本提高了N倍不说,还给生产、文档等工作增添数倍的工作。

  我们的系统要求这么高,包括MEM、CPU、FPGA等所有的芯片都要选最快的

  在一个高速系统中并不是每一部分都工作在高速状态。而器件速度每提高一个等级,价格差不多要翻倍,另外还给信号完整性问题带来极大的负面影响。

  自动布线必然要占用更大的PCB面积,同时产生比手动布线多好多倍的过孔。在批量很大的产品中,PCB厂家降价所考虑的因素除了商务因素外,就是线宽和过孔数量,它们分别影响到PCB的成品率和钻头的消耗数量。节约了供应商的成本,也就给降价找到了理由。

  CPU的速度和存储器的空间都是用钱买来的。如果写代码时多花几天时间提高一下程序效率,那么从降低CPU主频和减少存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类似。

  低功耗设计并不仅仅是为了省电,更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低,器件寿命则相应延长。半导体器件的工作温度每提高10度,寿命则缩短一半。

  信号需要上下拉的原因很多,但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号,电流也就几十微安以下。但拉一个被驱动了的信号,其电流将达毫安级。现在的系统常常是地址数据各32位,可能还有244/245隔离后的总线及其它信号,都上拉的话,几瓦的功耗就耗在这些电阻上了。

  不用的I/O口如果悬空的话,受外界的一点点干扰就可能成为反复振荡的输入信号了,而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话,每个引脚也会有微安级的电流,所以最好的办法是设成输出。

  FGPA的功耗与被使用的触发器数量及其翻转次数成正比,所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

  对于内部不太复杂的芯片功耗是很难确定的,它主要由引脚上的电流确定,一个ABT16244,没有负载的线毫安,但它的指标是每个脚可 驱动60毫安的负载(如匹配几十欧姆的电阻),即满负荷的功耗最大可达60*16=960mA,当然只是电源电流这么大,热量都落到负载身上了。

  除了少数特定信号外(如100BASE-T、CML),都是有过冲的,只要不是很大,并不一定都需要匹配,即使匹配也并非要匹配得最好。像TTL的输出阻抗不到50Ω,有的甚至20Ω,如果也用这么大的匹配电阻的话,那电流就非常大了,功耗是无法接受的,另外信号幅度也将小得不能用。再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同,也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

  系统的处理能力牵涉到多种多样的因素,在通信业务中其瓶颈一般都在存储器上,CPU再快,外部访问快不起来也是徒劳。

  CACHE的增大,并不一定就导致系统性能的提高,在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次 重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE,数据CACHE即使打开也只局限在部分存储空间,如堆栈部分。

  同时也要求程序设计 要兼顾CACHE的容量及块大小,这涉及到关键代码循环体的长度及跳转范围,如果一个循环刚好比CACHE大那么一点点,又在反复循环的话,那就惨了。

  中断的实时性强,但不一定快。如果中断任务特别多的话,这个没退出来,后面又接踵而至,一会儿系统就将崩溃了。如果任务数量多但很频繁的话,CPU的很大精力都用在进出中断的开销上,系统效率极为低下。如果改用查询方式反而可极大提高效率,但查询有时不能满足实时性要求。所以,最好的办法是在中断中查 询,即进一次中断就把积累的所有任务都处理完再退出。

  BSP对存储 器接口设置的默认值都是按最保守的参数设置的,在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率,如RAM的存取周期是70ns,总线ns即可;若总线个周期,实际存取时间却放慢到了 80ns。

  对于搬砖头来说,两个人应该比一个人的效率高一倍;对于作画来说,多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定,尽量减少两个CPU间协调的代价,使1+1尽可能接近2,千万别小于1。

  真正的DMA是由硬件抢占总线后同时启动两端设备,在一个周期内这边读,那边些。但很多嵌入CPU内的DMA只是模拟而已,启动每一次DMA之前要做不少准备工作(设起始地址和长度等)。

  在传输时往往是先读到芯片内暂存,然后再写出去,即搬一次数据需两个时钟周期,比软件来搬要快一些(不需要取指令, 没有循环跳转等额外工作),但如果一次只搬几个字节,还要做一堆准备工作,一般还涉及函数调用,效率并不高。所以这种DMA只对大数据块才适用。

  仿真模型不可能与实物一模一样,连不同批次加工的实物都有差别,就更别说模型了。再说实际情况千差万别,仿真也不可能穷举所有可能,尤其是串扰。其它数据也会对WE产生干扰,但干扰在可接受的范围内,可是当8位总线时,附近的信号就招架不住了。结论是仿真结果仅供参考,还应留有足够的余 量。

  数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的,只要针对这个边沿保持足够的建立时间和保持时间即可。此范围之外有干扰也罢过冲也罢都不会有多大影响(当然过冲最好不要超过芯片 所能承受的最大电压值)。但时钟信号不管频率多低(其实频谱范围是很宽的),它的边沿才是关键的,必须保证其单调性,并且跳变时间需在一定范围内。

  边沿越陡,其频谱范围就越宽,高频部分的能量就越大;频率越高的信号就越容易辐射,也就越容易干扰别的信号,而自身在导线上的传输质量却变得越差,因此能用低速芯片的尽量使用低速芯片。

  总的来说去偶电容越多电源当然会更平稳,但太多了也有不利因素:浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方,一般的芯片手册都有争对去偶电容的设计参考,最好按手册去做。

  总的原则是当信号在导线上的传输时间超过其跳变时间时,信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的,匹配的目的就是为了 使驱动端、负载端及传输线的阻抗变得接近。

  但能否匹配得好,与信号线在PCB上的拓扑结构也有很大关系,传输线上的一条分支、一个过孔、一个拐角、一个接 插件、不同位置与地线距离的改变等都将使阻抗产生变化,而且这些因素将使反射波形变得异常复杂,很难匹配。因此,高速信号仅使用点到点的方式,尽可能地减少 过孔、拐角等问题。

  硬件设计和芯片应 用必须符合相关规范,尤其是芯片手册中提到的所有参数(耐压、I/O电平范围、电流、时序、温度PCB布线、电源质量等),不能光靠试验来验证。

  公司有不少产品都有过惨痛的教训,产品卖了一两年,IC厂家换了个生产线,咱们的板子就不转了,原因就是人家的芯片参数发生了点变化,但并没有超出手册的范围。如果你以手册为准,那他怎么变化都不怕,如果参数变得超出手册范围了还可找他索赔(假如这时你的板子还能转,那你的可靠性就更牛了)。

  硬件上很多电气特性直接受软件控制,但软件是经常发生意外的,程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作硬件都不应在短时间内发生永久性损坏。

  要求用户严格按手册操作是没错的,但用户是人,就有犯错的时候,不能说碰错一个键就死机,插错一个插头就烧板子。所以对用户可能犯的各种错误必须加以保护。

  对于各种对外的硬件接口应有足够的兼容性,不能因为对方信号不正常,你就歇着了。它不正常只应影响到与其有关的那部分功能,而其它功能应能正常工作,不应彻底罢工,甚至永久损坏,而且一旦接口恢复,你也应立即恢复正常。

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