当VM上升比V DD低1.1V时

2019-01-15 04:34字体:
  

  本文档的主要内容详细介绍的是电子设计大赛开关电源设计的程序和详细简介说明功 能:1.实现与CPLD的....

  与此同时,由于竞争加剧,上游的原厂兼并整合速度不断加快,规模不断扩大,上游厂商对下游的控制力度更高,广大中小型客户能够得到的服务不断减少。

  图5.2.4给出了放电过程中,三级过流检测和保护的HSPICE仿真结果,图(a)、(b)、(c)中分别对应过流1、过流2和短路保护情况。由图5.2.4(a)、澳门巴黎人平台(b)可知,当放电电流检测端VM电压高于150mV、500mV时,比较器输出Vcomp_oct1和V comp_oct2立即翻转,分别延时6.35ms、1.61ms后,放电控制端DO降为低电平,关断放电回路;从图5.2.4(c)还得到,当VM上升比V DD低1.1V时,延迟0.58s后,短路保护开始起作用,及时关断放电回路。

  推荐电源设计(如图15所示)采用6 V源电压,包括ADP7104 5.0 V和ADP7104 3.3 V LDO。该解决方案只使用了LDO,因为源电压接近所需的电源电压。功效处于可接受水平,因此,无需额外增添滤波元件和开关调节器。

  由于线路长度与负荷性质不同的影响,往往电压低并不一定缺无功,电压高也可能仍需补无功。因此,当有条件证明线路电压起伏和无功变化存在确切的因果关系且变化较平稳时,可以选择这种装置。

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