5nm 芯片设计成本或将高达2.5亿美元

2018-12-04 00:00字体:
  来源:内容综合自 eettaiwan 和快科技,谢谢。

根据eetimes的报道,台积电(TSMC)已经宣布投片采用部分极紫外光刻(EUV)技术的首款N7+工艺节点芯片,并将于明年4月开始风险试产(risk production)采用完整EUV的5nm工艺。

根据台积电更新的数据显示,其先进工艺节点持续在面积和功率方面提升,但芯片速度无法再以其历史速度推进。为了弥补这一点,台积电更新其开发中用于加速芯片间互连的六种封装技术。

此外,台积电与Cadence等4家业界伙伴合作,共同支持后段芯片设计的在线服务。支持者表示,基于云端的服务将缩短时间并扩大芯片设计工具的范围,有助于拓展正面临摩尔定律(Moore’s Law)放缓的半导体产业。然而,他们也指出,云端设计仍处于需要设定和优化自定义平台的早期阶段。

在工艺技术方面,台积电宣布以N7+工艺节点投片客户芯片,该工艺节点采用可处理4层掩膜的EUV。而其N5 EUV则可提高到处理多达14层掩膜,并将在明年4月准备好进行风险试产。通过EUV技术可望减少先进设计所需的掩膜数,从而降低成本。

台积电表示,根据采用Arm A72核心的测试,N5芯片将带来14.7%~17.7%的速度提升,以及缩减1.8%~1.86%的占位面积。N7+工艺节点则可降低6%~12%的功率和以及提升20%的密度。然而,台积电并未提到N7+的速度可提升多少。

目前,基于N5技术节点的芯片设计已经启用,不过,大多数EDA工具至少要到今年11月后才能达到0.9版本的可用性。台积电的许多基础IP模块已经为N5准备就绪,但包括PCIe Gen 4和USB 3.1等部分规格可能要到明年6月才能到位。

N7+技术节点采用更紧密的金属线距,并包含一个有助于降低动态功率的单鳍库。明年4月还将推出汽车设计版本。台积电研究发展/设计兼技术平台副总经理侯永清表示,N7+提供了“与N7几乎相同的模拟性能”。

台积电表示,N7的晶体管密度比代工厂的40nm节点更高16.8倍。遗憾的是,更先进工艺带来的成本也在水涨船高。据消息来源之一指出,N5设计的总成本包括人工和IP授权费用约高达2亿至2.5亿美元,较目前7nm芯片所需要的1.5亿美元更大幅上涨。

7nm占比将持续攀升
作为代工行业的执牛耳者,台积电的7nm工艺正如火如荼。即便有中美贸易战、挖矿需求衰退、智能手机销量低迷等因素影响,7nm也将帮助台积电在第三季度达成创纪录的收入之后,第四季度继续创造新高。

同时,尽管传闻苹果砍掉了一部分A12处理器订单,台积电仍然预计到明年会有100多款基于7nm、7nm EUV极紫外光刻工艺的芯片完成流片,在今年50款的基础上翻一番还多,其中不乏华为麒麟、高通、AMD、NVIDIA、Xillinx这样得到大客户。

因此,台积电对于7nm工艺未来几年的前景非常乐观,预计相关年收入可以稳定达到100-120亿美元,在今年第四季度为台积电贡献晶圆收入的20%以上,全年比例则可接近10%,明年全年则能超过20%。。台积电强调,明年移动设备、高速运算电脑、车用半导体和物联网四大平台全都成长,其中,营收占比达五成的移动设备芯片,今年营收负成长,但明年将重拾强劲成长动能,估计年增率可接近10%甚至超越一成;其余三大平台也与今年一样,呈双位数成长。公司有信心未来五年营收年增率可维持5%至10%水准。

台积电持股的VIS也同样信心十足,主要是2K/4K大尺寸电池驱动IC、分离功率元件、电源管理IC等需求旺盛。

不过由于全球经济和金融环境动荡,台积电和VIS对于明年的收入持相对保守态度。

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